18.11.2022; Львів, Україна: II Міжнародна наукова конференція «Розвиток наукової думки постіндустріального суспільства: сучасний дискурс»
Роботи, що індексуються в Google Scholar

СИНТЕЗ ДЕДУКТИВНИХ ФОРМУЛ ТРАНСПОРТУВАННЯ НЕСПРАВНОСТЕЙ

  • Кирило Артемович,
  • Ганна Володимирівна,
  • Світлана Викторівна
PDF

Опубліковано 29.11.2022

Як цитувати

Артемович, К., Володимирівна, Г., & Викторівна, С. (2022). СИНТЕЗ ДЕДУКТИВНИХ ФОРМУЛ ТРАНСПОРТУВАННЯ НЕСПРАВНОСТЕЙ. Матеріали конференцій МЦНД, (18.11.2022; Львів, Україна), 229–231. вилучено із https://archive.mcnd.org.ua/index.php/conference-proceeding/article/view/328

Завантаження

Дані завантаження ще не доступні.

Авторське право (c) 2022 Кирило Артемович, Ганна Володимирівна; Світлана Викторівна (Науковий керівник)

Creative Commons License

Ця робота ліцензується відповідно до Creative Commons Attribution-ShareAlike 4.0 International License.

Google Scholar

Анотація

Вступ. Питання, пов'язані зі створенням моделей та методів аналізу несправностей комп’ютерних систем, є актуальними у зв’язку з необхідністю зменшення часу проектування [1]. Основні проблеми у галузі моделювання несправностей визначаються як: 1) висока обчислювальна складність алгоритмів комбінаторного аналізу на регістровому рівні опису моделі [4, 6-9]; 2) складність алгоритмів моделювання та симуляції послідовних схем, пов'язана з непередбачуваною кількістю ітерацій [6-9]; 3) значний обсяг структур даних для аналізу цифрових систем на кристалі, що негативно позначається на продуктивності методів моделювання несправностей та синтезу тестів [2-6]; 4) складність аналізу та синтезу тестів для логіки великої розмірності та їх структурна складність, пов'язана з розгалуженнями, що сходяться [10-12]; 5) паралельне вирішення завдань тестування та імітації цифрових пристроїв [2-5, 7-9].

PDF

Посилання

  1. Michael J. Biercuk & Thomas M. Stace. Quantum Computing’s Achilles. Unavoidable errors and how to fix them. IEEE Spectrum, July 2022. P. 28–33, 46.
  2. M. Renovell, J. M. Portal, J. Figueras and Y. Zorian, "Testing the interconnect of RAM-based FPGAs," in IEEE Design & Test of Computers, vol. 15, no. 1, pp. 45-50, Jan.-March 1998, doi: 10.1109/54.655182.
  3. G. Harutunvan, V. A. Vardanian and Y. Zorian, "Minimal March tests for unlinked static faults in random access memories," 23rd IEEE VLSI Test Symposium (VTS'05), 2005, pp. 53-59, doi: 10.1109/VTS.2005.56.
  4. M. Psarakis, D. Gizopoulos, A. Paschalis and Y. Zorian, "Sequential fault modeling and test pattern generation for CMOS iterative logic arrays," in IEEE Transactions on Computers, vol. 49, no. 10, pp. 1083-1099, Oct. 2000, doi: 10.1109/12.888044.
  5. M. Renovell, J. M. Portal, J. Figueras and Y. Zorian, "RAM-based FPGAs: a test approach for the logic," Proceedings Design, Automation and Test in Europe, 1998, pp. 82-88, doi: 10.1109/DATE.1998.655840.
  6. M. Psarakis, D. Gizopoulos, A. Paschalis and Y. Zorian, "Sequential fault modeling and test pattern generation for CMOS iterative logic arrays," in IEEE Transactions on Computers, vol. 49, no. 10, pp. 1083-1099, Oct. 2000, doi: 10.1109/12.888044.
  7. U. Reinsalu, J. Raik, R. Ubar and P. Ellervee, "Fast RTL Fault Simulation Using Decision Diagrams and Bitwise Set Operations," 2011 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems, Vancouver, BC, 2011, pp. 164-170, doi: 10.1109/DFT.2011.42.
  8. R. Ubar, S. Devadze, J. Raik and A. Jutman, "Fast Fault Simulation for Extended Class of Faults in Scan Path Circuits," 2010 Fifth IEEE International Symposium on Electronic Design, Test & Applications, Ho Chi Minh City, 2010, pp. 14-19, doi: 10.1109/DELTA.2010.32.
  9. U. Reinsalu, J. Raik and R. Ubar, "Register-transfer level deductive fault simulation using decision diagrams," 2010 12th Biennial Baltic Electronics Conference, 2010, pp. 193-196, doi: 10.1109/BEC.2010.5631842.
  10. Pomeranz and S. M. Reddy, "Unspecified Transition Faults: A Transition Fault Model for At-Speed Fault Simulation and Test Generation," in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 27, no. 1, pp. 137-146, Jan. 2008, doi: 10.1109/TCAD.2007.907000.
  11. Pomeranz and S. M. Reddy, "Test data compression based on output dependence," 2003 Design, Automation and Test in Europe Conference and Exhibition, 2003, pp. 1186-1187, doi: 10.1109/DATE.2003.1253793.
  12. Pomeranz and S. M. Reddy, "Unspecified Transition Faults: A Transition Fault Model for At-Speed Fault Simulation and Test Generation," in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 27, no. 1, pp. 137-146, Jan. 2008, doi: 10.1109/TCAD.2007.907000.
  13. Hahanova A. V. Developing method of vector synthesis deductive logic for computer systems fault analysis. Herald of Advanced Information Technology. 2022; Vol. 5 No.2: 102–112. DOI: https://doi.org/10.15276/hait.05.2022.8